IBM은 지난주 칩에 2nm 트랜지스터를 제공할 수 있는 능력을 구축했다고 발표했습니다. 현재 미술의 상황은 일반적으로 약 5nm 또는 7nm이므로 완전히 다양한 제조업체 간의 크기를 평가하는 것이 항상 옳지 않다는 사실에도 불구하고 이는 놀라운 도약입니다.
크기보다 더 눈길을 끄는 것은 이 칩이 주장하는 '나노시트' 계획으로 개발될 것이라는 점입니다. 대부분의 세련된 트랜지스터는 기본적으로 반도체 내부를 통해 흐르는 전류가 균형으로 직접 확장되는 지점인 'FinFET'에 기반을 두고 있습니다. 나노시트 또는 '게이트 만능' 트랜지스터는 이 균형을 특정 개별 스트립 더미로 직접 뒤집으며 계획은 에너지 효율성을 업그레이드하고 설계가 칩의 완전히 다양한 부분의 {전기적} 속성을 본질적으로 변경하도록 할 수 있어야 합니다. . FinFET은 2011년부터 일반적이었기 때문에 플라스틱의 새로운 반도체 모델을 보여주는 것은 반도체 세계에서 상식적으로 엄청난 배열입니다.
IBM은 나노시트 혁신에 의존하는 최초의 2nm 칩을 발표했습니다. 조직은 이 칩이 반도체 사업을 발전시키고 칩 개발에 대한 관심을 고려하는 데 도움이 될 것이라고 말했습니다. 2nm 프로세서는 PDA의 배터리 수명을 4배로 늘릴 수 있습니다. 정상적인 사용에 비추어 볼 때 전화 배터리는 4일 동안 지속됩니다. 이 칩은 현재 가장 뛰어난 7nm 노드 칩보다 45% 더 나은 성능을 제공하고 75% 더 낮은 에너지를 사용합니다.
Force/execution mix는 양자 PC와 함께 작동하는 크로스오버 클라우드 조건과 암호화 가속 페달을 통해 전달되는 최전선의 지적, 엣지 및 기타 컴퓨팅 단계의 이벤트 전환 및 전달을 가속화합니다. 2nm 나노기술은 손톱 크기의 칩에 최대 500억 개의 트랜지스터를 만들 수 있습니다. 칩에 더 많은 트랜지스터가 탑재되면 개발자는 AI, 클라우드 컴퓨팅, 하드웨어 기반 보안 및 암호화와 같은 주도적인 책임을 위해 개발할 수 있습니다.
IBM의 새로운 기여는 아직 아이디어 검증 단계에 있으며 상업적으로 접근할 수 있으려면 시간이 걸릴 수 있습니다. 현재 IBM의 적 조직인 삼성과 TSMC는 파운드리에서 5nm 칩을 제공하고 있습니다. TSMC는 2021년이 끝나기 전에 4nm 칩 공급을 시작하고 2022년의 50%를 계속해서 3nm 칩을 공급할 것이라고 선언했습니다. Intel의 7nm 칩은 아직 진행 중입니다.
IBM은 어떻게 그것을 생각해 냈습니까?
나노시트라는 용어는 2012년 IBM 연구소에서 전문가 그룹이 다른 가제트 엔지니어링을 다룰 때 처음 작성되었습니다. 목적은 주류 나노와이어 구조에 대한 적절한 옵션을 구축하는 것이었습니다. IBM의 두 번째 Eureka는 나노시트 엔지니어링을 동반했는데, 이는 더 나은 실행에 필요한 두께와 함께 나노와이어의 정전기적 이점을 제공했습니다.
이러한 하이라이트의 조합으로 나노시트는 그 시점에서 지배적인 반도체 구조인 FinFET를 정복했습니다. 어쨌든 사업은 FinFET 계획을 빠르게 지나치고 있었습니다. 계획자들은 더 많은 트랜지스터를 포장하려고 시도했지만 반도체 유출을 초래했습니다.
FinFET 혁신은 FET 구조에서 그 이름을 얻었으며 많은 블레이드와 유사합니다. 이 구조에서 전자는 트랜지스터를 통과하기 위해 평평한 표면이 아닌 우아한 수직 블레이드를 통과합니다. 그런 다음 다시 나노시트가 트랜지스터를 적층하여 적층 디자인을 형성합니다. 주요 2nm 반도체는 3차 크기를 넘는 유출 수준을 가진 새로운 다중 임계값 전압(Multi-Vt) 장치입니다. 이를 통해 제작자는 우수한 실행 수준을 선택할 수 있습니다.